(edif test (edifVersion 2 0 0) (edifLevel 0) (keywordMap (keywordLevel 0)) (status (written (timeStamp 2006 6 28 11 36 26) (author "Xilinx, Inc.") (program "ChipScope Pro Core Generator" (version "8.1.02i (build 08102.6.41.120)")))) (comment "********************************************************************") (comment "Component name: vio") (comment "Device family: Virtex2P") (comment "SRL16 Type: SRLC16/E") (comment "Asynchronous Input Port Width: 32") (comment "Asynchronous Output Port Width: 32") (comment "Clock Edge Used for Sampling: rising edge") (comment "Force RPM Grid Usage: no") (comment "Resource Utilization Estimate LUT:149 FF:332 BRAM:0") (comment "********************************************************************") (comment " This file is owned and controlled by Xilinx and must be used solely for design, simulation, implementation and creation of design files limited to Xilinx devices or technologies. Use with non-Xilinx devices or technologies is expressly prohibited and immediately terminates your license. XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION 'AS IS' SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES. BY PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE. Xilinx products are not intended for use in life support appliances, devices, or systems. Use in such applications are expressly prohibited. (c) Copyright 1995-2004 Xilinx, Inc. All rights reserved. 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